1. Jurnal [Kembali]
2. Alat dan Bahan [Kembali]
- Panel DL 2203D
- Panel DL 2203C
- Panel DL 2203S
4. Jumper
3. Rangkaian simulasi [Kembali]
Gambar Rangkaian percobaan Serial In /Serial Out , Paralel In/Serial Out dan Paralel In/Paralel Out Shift register dengan kapasitas 4 bit.
Gambar Rangkaian Serial In /Serial Out , Paralel In/Serial Out dan Paralel In/Paralel Out Shift register dengan kapasitas 4 bit.
Pada percobaan simulasi shift register maka kaki R nya harus tidak aktif yang mana diberi logika 1. jadi jika input yang dimasukan bersifat serial maka inputan flipflop tersebut bersumber dari kaki 1J dan juga 1k yang mana kaki input 1j dan 1k tersebut selalu memiliki nilai yang berbeda dikarenakan input 1j dan 1k pertama terhubung ke B1 akan tetapi pada inputan 1K diberi not. Jadi apabila outpuf flipflop yang dimasukkan 1 maka input 1j nya itu diberi logika 1 begitupun sebaliknya. Dan apabila inputannya paralel maka inputan flip flop bersumber dari kaki R flipflop.
Pada outputnya apabila ingin serial maka clock pada flipflop harus pada kondisi risetime. Dan apabila ingin outputnya paralel maka setelah semua inputan masuk clock flip flop harus dalam kondisi yang tidak ada perubahan bit( tidak aktif)
pada rangkaian shift register kondisi pertama (B3-B6= 0; B0,B2=1;B1=X) inputnya dimasukan secara serial yang mana inputan kedua mengambil dari output yang pertama begitu seterusnya. jadi untuk melihat output dari shift register tersebut setelah dimasukan 4 bit input yang diinginkan maka input tersebut digeser dengan memasukan inputan 0. hal ini dikarenakan output pada shift register pada percobaan ini terletak pada ujung inputan.
pada rangkaian shift register kondisi 2 (B3-B6=0; B1=X; B0=1; B2=⇣ merupakan SIPO karena inputannya dimasukan secara serial ( satu persatu) dan output dari register diekluarkan secara serentak dengan cara mengubah saklar B2 dari1 ke 0 sehingga tidak ada perubahan pada kaki cl flipflop
pada rangkaian shift register kondisi 3 (B3-B6=X; B1=0; B0,B2=1) merupakan PISO karena inputan nya dimasukan secara paralel( semua inputan dimasukan secara bersamaan) dan keluaran dari register berupa serial (dikeluarkan/ digeser dengan bit 0 dikarenakan outputnya terletak di ujung/ LSB)
Pada register kondisi 4 (B3-B6=X; B0=1; B1,B2 =0 ) merupakan PIPO dikarenakan inputan register semua data bit nya dimasukan secara paralel ( semua bit masuk bersamaan) dan output register semua data bitnya dikeluarkan secara paralel( semua data bit keluar bersamaan)
5. Video Rangkaian [Kembali]6. Analisa [Kembali]
1. Analisa Output yang dihasilkan tiap tiap kondisi
Dari percobaan yang dilakukan didapatkan hasil :
pada rangkaian shift register kondisi pertama (B3-B6= 0; B0,B2=1;B1=X) inputnya dimasukan secara serial yang mana inputan kedua mengambil dari output yang pertama begitu seterusnya. jadi untuk melihat output dari shift register tersebut setelah dimasukan 4 bit input yang diinginkan maka input tersebut digeser dengan memasukan inputan 0. hal ini dikarenakan output pada shift register pada percobaan ini terletak pada ujung inputan.
pada rangkaian shift register kondisi 2 (B3-B6=0; B1=X; B0=1; B2=⇣ merupakan SIPO karena inputannya dimasukan secara serial ( satu persatu) dan output dari register diekluarkan secara serentak dengan cara mengubah saklar B2 dari1 ke 0 sehingga tidak ada perubahan pada kaki cl flipflop
pada rangkaian shift register kondisi 3 (B3-B6=X; B1=0; B0,B2=1) merupakan PISO karena inputan nya dimasukan secara paralel( semua inputan dimasukan secara bersamaan) dan keluaran dari register berupa serial (dikeluarkan/ digeser dengan bit 0 dikarenakan outputnya terletak di ujung/ LSB)
Pada register kondisi 4 (B3-B6=X; B0=1; B1,B2 =0 ) merupakan PIPO dikarenakan inputan register semua data bit nya dimasukan secara paralel ( semua bit masuk bersamaan) dan output register semua data bitnya dikeluarkan secara paralel( semua data bit keluar bersamaan
2. Jika gerbang And pada rangkaian di hapus, sumber clock dihubungkan langsung ke Flip flop, bandingkan output yang didapatkan
Pada rangkaian percobaan gerbang AND dihubungkan dengan clock dan B2. Jadi apbila gerbang AND dihapus maka B1 akan tidak terhubung kemanapun. Dan juga jika tidak ada gerbang AND maka clock yang dibungkan ke inputan C1 pada flipflop akan terus berganti bit nya sesuai dengan clock sehingga C1 dapat risetime yang mana mengakibatkan output Flipflop tersebut juga dipengaruhi oleh inputan 1J dan 1K yang mana hal ini juga menyebabkan output dari register tidak dapat paralel. Hal ini dikarenakan pada percobaan yang dilakukan pada kongisi register yang outputnya paralel inputan C1 harus tidak mengalami perubahan Bit ( Risetime). Jadi, jika tidak ada gerbang AND maka register yang ada percobaan hanya SISO dan PISO
7. Link Download
[Kembali]
Tidak ada komentar:
Posting Komentar